Synchrophasors : 정의, 측정과 응용

Mark Adamiak(GE Multilin) 외 2명

요약

전력계통을 운영하는 전기량을 설명하기 위해 페이저(phasors)를 사용하는 개념은 1893년 Charles Proteus Steinmetz의 교류망 분석을 위한 수학적 기법에 대한 논문에서 시작된다. 더욱 최근에는 Steinmetz의 페이저 계산 기법은 절대적인 시간 축에 동기화시키는 실시간 페이저 측정으로 발전했다. 100년 이상 페이저를 적용하여 왔지만, 시간에 동기화된 페이저에 대한 구체적인 정의는 최근 IEEE 1344에 체계적으로 정리되었고, 이후 전력계통 표준을 위해 IEEE C37.118 Synchrophasor에 의결되었다. 본 논문에서는 페이저에 대한 개념을 되짚어보고, 동기화된 페이저를 어떻게 정의하고, 시간과 연동시키고(time stamped), 소통되는지에 대하여 제시된 IEEE 표준을 검토해 볼 것이다. 또한, 비공칭 주파수의 성분과, 시간적 오차, 센서의 오차(sensor errors) 그리고 시스템 고조파 발생시의 synchrophasor 측정 방법에 대해서도 고찰해본다. 다양한 시스템 과도현상 시뮬레이션과 시뮬레이션 페이저 응답이 소개될 것이다. 끝으로 본 논문에서는 전력계통 동적현상을 관찰하기 위한 동기화된 페이저의 응용과 동기화된 페이저가 전력계통을 실시간으로 제어하는데 어떻게 활용될 수 있는지를 알아본다. 또한 시스템의 외란에 대한 예시도 제시될 것이다.

서론

전력 계통망이 확장되고 송전선의 한계용량이 늘어남에 따라, 전력계통의 동적 운영이 더욱 중요하게 되었고, 정확하게 모델링 하는 것은 더욱 어렵게 되었다. 게다가 광역의 연쇄 파급고장을 예방하기 위하여 실시간 계통 제어 능력개발이 요구되고 있다. 수십 년 동안, 중앙제어실은 전력계통을 통해 흐르는 조류를 측정함으로써 전력계통의 상태(계통의 각 노드에서 정상 전압과 위상)를 평가해왔다. 전력계통 상태를 직접 측정하고 추가 정보를 측정하는 측정기기를 증가시키는 것은 매우 바람직다하고 할 수 있다.

교류 전기량은 지난 100년 동안 Charles Proteus Steinmetz가 1893년 개발한 페이저 개념을 사용하여 분석되었다. 전력계통에서는, 페이저가 일정한 주파수를 가정한 상태에서 교류 전기량을 분석하는데 사용됐다. 페이저의 계산을 절대 시간과 동기화 시키는 새로운 방법이 개발되었고, 이 방법은 동기화된 페이저 측정 또는 Synchrophasor로 알려져 있다. 이 동기화된 측정방법을 통일되게(uniformly) 만들고 배포하기(disseminate) 위해, 페이저를 만드는 다양한 관점들이 체계화되었다. 아래 글에서는 동기화된 페이저 측정방법을 만들기 위해 제정된 정의와 필요성이 서술된다.

synchrophasor의 정의

교류파형은 공식에 의해 수학적으로 표현된다:

Eqn.1

Χm = 정현파의 크기

ω  = 2*π*f,(f는 순시 주파수)

φ  = 정현파의 초기각

synchrophasor는 cosine 함수를 기준으로 하며 페이저법으로 이 파형은 다음과 같이 표현된다:

페이저 정의에서부터, 등가 실효치와 연관시키는 것이 바람직하기 때문에, 비례인수 1/√2가 페이저 크기에 적용시키면 다음과 같은 페이저 표현이 나온다.

절대시간표식을 추가하면, synchrophasor는 그림1에서 보듯이 시간의 절대적인 한 점에 대응하는 코사인신호의 크기와 위상으로 정의된다.

Figure.1 synchrophasor 정의

그림1에서, 협정세계시(Universal Time Coordinated-UTC) 기준점 1과 UTC 기준점 2를 확인할 수 있다. UTC 기준점 1을 지나는 순간에 “+θ”위상각이 있고, 정상상태(다시 말해 일정주파수)를 가정한다면 X1의 파형의 크기를 알 수 있다. 유사하게, 코사인 파형이 UTC 기준점 2를 지나갈 때 “-θ”위상과 X2의 파형 크기를 알 수 있다. 측정된 각의 범위는 ±π의 범위 안에 있어야 한다. synchrophasor의 기준은 정상상태신호에 한정되어 있다는 것을 강조할 필요가 있는데, 이는 다시 말해 신호파형을 측정하는 동안 신호의 주파수가 일정하다는 것이다.

실제적으로 전력계통은 공칭주파수에서 반드시 동작하지 않는다. 그러므로 페이저 위상각 θ를 계산하는 데에는, 측정 순간의 계통 주파수를 고려할 필요가 있다. 예를 들어, 60Hz 계통을 59.5Hz의 주파수로 운전하면 파형의 주기가 16.666ms가 아니라 16.694ms가 되어 0.167%의 오차를 보인다.

기록된 페이저는 UTC 시간을 기준으로 표기된 것이다. Time Stamp는 8바이트의 메시지로 구성되는데, 4바이트는 “Second of Century-SOC"를, 3바이트는 Fraction of Second, 1바이트는 Time Quality를 나타낸다. SOC 시간 표기는 32비트 정수형으로 1970년 1월 1일부터 초를 세고 있다. 32비트를 사용한 SOC 카운터는 136년 동안(2106년까지) 유효하다. Fraction of Second을 위한 3바이트는, 1초를 16,777,216 카운트로 분할하여, 1카운트 마다 59.6 nsec가 소요된다. 만일 이러한 분석이 바람직하지 않다면, 제시된 기준(C37.118)은 카운트가 포괄할 수 있는 범위의 사용자 정의 기준을 고려한다.(e.g. - a base of 1,000,000 would tag a phasor to the nearest microsecond) 끝으로, Time Quality를 나타내는 바이트는 기준 시계의 상태와 상대적인 정확성에 대한 정보뿐만 아니라, 윤초(leap seconds)와 방향(음의 부호 또는 양의 부호) 표시에 대한 정보까지 포함하고 있다. 윤초는 Second of Century 카운트에 포함되지 않는다.

동기화된 페이저 기록

synchrophasor 기준에 관한 IEEE 1344의 미결정된 개정판 IEEE C37.118은 여러 가지 기록 속도와 synchrophasor 기록의 기록간격을 표준화하는 것을 제안한다. 구체적으로, 제시된 Reporting Rate는 아래 표1에서 확인할 수 있다.

Table.1 synchrophasor 기록속도

주어진 Reporting Rate는 1초의 간격을 지정된 하위간격의 수만큼 나눠야 한다. 이는 그림 2에서 보여주고 있는데 초당 60개의 페이저로 Reporting Rate가 선택되었는데 이것은 새로운 표준에 의해 적용된 최대 요구 값을 넘어서는 것이다. 그림에서 기록간격 “0”이라고 표시된 곳이 최초의 기록간격이 된다. 이 기록 간격동안 Fraction of Second은 0과 같아야 한다. 그림에서 두 번째의 기록 간격은 최고점에서 1/60초 지난 곳에 T0이라고 표시됐다. -with the Fraction of Second reporting 279,620 counts on a base of 16,777,216.

Figure.2 동기화된 기록 간격

실행 기준

synchrophasor의 측정은 측정시 위상과 크기의 정확성이 유지되어야 한다. synchrophasor의 정확성은 총 벡터 오차(Total Vector Error-TVE)로 지칭되는 값으로 측정된다. TVE는 실수부와 허수부의 이론상 페이저와 측정한 페이저값의 차이를 제곱한 값을 이론상 페이저의 크기로 나누어 제곱근을 씌운 값으로 정의되며 단위는 퍼센트이다.(수식2)

Eqn.2

Xr과 Xi는 이론상 synchrophasor의 값을 나타낸다.

Xr(n)과 Xi(n)은 측정한 synchrophasor의 값을 나타낸다.

operation의 가장 요구되는 수준에서, 제시된 synchrophasor의 기준은 페이저측정기기(PMU)가 비공칭 주파수±5Hz 범위에서, 또는 10%의 총 고조파 왜곡과 10%의 대역 외 신호 왜곡의 영향 조건 아래 TVE가 1% 미만으로 유지 되어야 한다. 다음 부분에는 고전적인 이산 푸리에 변환을 사용하여 페이저 측정의 결과에 대하여 검토해 본다.

비공칭 주파수가 고전적인 페이저 측정에 미치는 영향

고전적인 한 사이클의 편차동안, 한 사이클당 N회의 샘플을 얻는 알고리즘에서, 페이저의 실효치는 다음의 계산식으로 측정된다.

Eqn.3

= 한 사이클의 페이저 측정

△t =

x[△t(k+1/2)] = 시간 △t(k+1/2)동안 샘플링된 전류 또는 전압

N은 짝수인 것을 가정한다. 샘플 offset 의 1/2이 정기적인 mark주위에 정확히 centering을 위해  샘플링과 복소지수에 사용된다. 샘플은 꼭 공칭 주파수가 아니더라도, 단일 주파수 성분에 의해서만 얻어지고, t=0에서 측정된 위상각으로부터 얻는다고 가정해보자.

Eqn.4

= 샘플결과의 페이저의 실제, 참값

f = 고정된 속도의 샘플링의 공칭 주파수

f = 샘플링 결과의 실제 주파수

Eqn.4를 Eqn.1에 대입하여 간단히 하면 한 사이클 페이저 측정은 다음의 참값과 연관된다는 것을 알 수 있다.

Eqn.5

A와 B에 관한 식이 복잡하게 보일 수도 있지만, A값과 B값을 통해 어떤 결론을 도출하는 것이 가능하다. 첫 번째로, 실제 주파수가 공칭주파수에 접근 할수록, A값은 1에 수렴하고 B값은 0에 접근하기 때문에, 페이저의 측정이 계산된 참값과 정확히 동일하다.

Eqn.6

다시 말해, 실제 주파수가 공칭주파수와 같을 때, Eqn.3에서 사용된 centered window가 위상이나 이득의 오차에 영향 없이 페이저 측정을 하게 된다.

비공칭 주파수에서는, Eqn.5를 보면 위상이나 크기의 오차가 있다는 것을 알 수 있다. 실제 주파수가 공칭주파수에서 멀어질 때, A값은 1보다 작은 값이 되며, B값은 0보다 큰 값이 되어, 주파수의 positive value는 증가하고 negative value는 감소하여 왜곡이 발생한다.

왜곡(distortion)의 본질을 더 잘 파악하려면, Eqn.5를 실수부와 허수부 성분으로 나누는 것이 유용하다.

Eqn.7

Eqn.7은 타원형으로 표현된다. 타원형 형태를 확인하는 방법으로, 식을 더욱 보기 쉬운 형태로 바꾼다.

Eqn.8

따라서 고유의 페이저 진폭 값과 다양한 페이저 위상각에 대한 모든 페이저 측정값의 궤적은 복소평면 축에 정렬시킨 major and minor축 상의 타원형임을 확인할 수 있다.

Eqn.9

Eqn.3과 Eqn.7에서 보듯, 주파수의 편차가 심할수록 타원의 이심률(eccentricity)이 심하다는 것을 알 수 있다. 또한 타원의 중심축 상에서 미소한 positive 주파수의 편차는 실수부에 정렬되는 것을 볼 수 있다. 반대로 타원의 중심축 상의 미소한 negative 주파수의 편차는 허수부에 정렬되는 것을 알 수 있다. Eqn.5와 Eqn.9의 구체적인 실험으로 페이저 측정 크기가 줄어든다는 것을 알 수 있는데, 왜냐하면 A값은 비공칭 주파수에서는 언제나 1보다 작기 때문이다. 그림3은 55Hz의 입력 신호에 대하여 회전 하고 있는 페이저의 윤곽을 나타낸다.

대역 외 간섭신호

대역 외 신호는 전력계통에서 0에서 60Hz까지 정렬시켰을 때(fall in the 0 to 60Hz range) 발생하는 신호이지만, 특히 페이저 데이터 기록 속도가 실제 현상보다 현저히 느리다면 신호꺽임현상(aliased)이 발생할 것이다. 예를 들어 일반적인 전력계통의 swing은 1～ 3Hz 안에 발생한다. 3Hz의 신호를 관찰하기 위해서는, 페이저 기록 속도는 3Hz swing 주파수의 2배 이상이거나 초당 10회의 페이저 측정 속도(제시된 최소 기준 속도)이어야 한다. 더 구체적으로, 교류파형을 10% 크기 변조된(magnitude modulation) 10Hz의 간섭신호가 있고(그림 4A와 그림5A 확인),  페이저측정기기(PMU)의 보고 속도를 10위상/초 로 설정했을 때, 제안된 표준안은 간섭신호의 영향이 TVE를 1%이상 올리지 않는다는 것을 명시하고 있다.

Figure 4A                                       Figure 4B

10Hz Multiplicative Interfering signal           10Hz additive Interfering signal

시스템설계

세계적으로 페이저 측정 실행이 증가하면서, 다루어야 할 필요가 있는 설계상 고려사항이 많이 발생하고 있다. 첫째가 물리적 위치결정이다. 동기화된 전류 측정 능력이 있는 PMU가 주어지면 전력계통의 대체노드에 PMU를 설치하여 완벽한 관찰(observability)을 얻을 수 있다. 하나의 변전소에서 흐르는 전류는 선로에서 I*Z의 전압강하를 계산하여 원거리 변전소에서의 전압을 계산하는데 쓰인다. 일반적으로, 이 값들은 현존하는 시스템 상태 측정기기와 동등한 처리과정을 거쳐 서로 연관될 것으로 예상되며 처리속도는 20배 빠르게 될 것으로 기대된다.

다음으로 해결되어야 할 설계상 문제는 통신 채널과 대역폭이다. 대역폭은 사용자가 선택한 데이터에 따라 결정된다. 예를 들어, 하나의 전압과 5개의 전류, 5개의 유효전력 측정과 5개의 무효전력 측정, 주파수 그리고 주파수의 변화율을 60 페이저/초의 페이저 기록 주기를 선택했다면- 모든 기록은 부동소수점 값이다- 64,000 bps의 대역폭이 필요하다. 반면에, 하나의 전압과 5개의 전류 그리고 주파수를 12위상/초의 데이터 기록 속도는-16비트 정수형태-4800 bps 채널 이상에서 수용될 수 있다.

채널의 대역폭을 선택하는 데에는 현재와 미래의 요구사항 모두 고려되어야 한다. 구체적으로, 제어속도가 사용가능한 대역폭의 기능인 것 만큼이나 미래의 폐회로 제어의 가능성도 고려되어야 한다.

다음의 설계상 선택은 물리적인 커뮤니케이션 채널이다. 이 선택은 여러 가지 기능적 요구사항에 의해 결정된다. 구체적으로 :

● 대역폭 요구사항

● 시스템 유효성에 대한 요구사항

● 데이터 유효성(즉-유실된 패킷을 얼마나 많이 허용할 수 있는가?)

● 사용자 말단의 데이터 배포

위와 같은 요구사항을 그림5에서 topological 구조로 보여주고 있다.

Figure5

synchrophasor 데이터 수집 Topology

이 구조에서, 각각 다양한 크기의 데이터 회선와 특성이 요구되는 것으로 보이는 서로 다른 데이터 통로가 있고, 서로 다른 운전상 제약을-주로 페루프 제어가 포함됐을 경우 반응의 속도제약- 처리하기 위해 다수의 수집과 결정 단계가 있다.

최초의 line 데이터 통로는 PMU로부터 페이저 데이터 집중기(Phasor Data Concentrator)의 최초 단계까지 되는데, PDC는 데이터가 다수의 PMU로부터 수집되고 시간 표식 하여 정렬되는 곳이다. 이 연결은 9600bps에서부터 57,600bps 까지 데이터 전송속도를 갖는 연속적인 데이터 운영과 10MB 또는 100MB의 이더넷 운영을 포함한다. synchrophasor 기준이 데이터의 형식을 PMU로부터 PDC까지 데이터 연결을 위해 특화시켰다는 것에 주목해야 한다. 많은 경우, 커뮤니케이션의 중복성이 요구되고, 다수의 데이터 소비자가 존재할 수 있다. 만일 직렬 데이터 연결방법이 사용된다면, PMU로 부터 다수의 출력 포트가 지원되거나 multi-drop의 직렬연결이 사용되어야 한다. 이더넷을 통해 다수의 사용자를 지원할 때, PMU로부터 다수의 연결이 지원되어야하거나 또는 PMU가 multicast 데이터 전송을 지원할 수 있어야 한다. 한 지점에서 다수의 지점까지 커뮤니케이션을 가능하게 하는 아주 유용한 이더넷 구조가 Virtual LAN(VLAN)이다. VLAN 구조는 12비트의 VLAN 식별자 비트를 모든 이더넷 데이터 패킷에 추가시켰다. VLAN을 지원하는 Ethernet switch는 VLAN tag를 읽고 동일 VLAN에 접속하는 모든 PORT에 데이터 패킷을 switch 할 수있다. 스위칭이 데이터 연결 층에서 이루어졌기 때문에, 이 데이터를 네트워크에 연결하는데 최소한의 시간 지연이 있다.

동일한 계층의 PDC 사이뿐만 아니라 상위 계층의 PDC집합체 간에 데이터 공유가 요구된다. 그러나 PDC간의 데이터 교환 속도가 대략 10synchrophasor/초 정도로 느려질 것이 예상된다. 비록 데이터 전송속도가 6배 느려지더라도(60 vs. 초당 10 페이저), 축적된 데이터 흐름은 16개에서 32개의 PMU로부터의 데이터를 포함하고 있다. 이와 같이 축적된 데이터 흐름을 위해, T1, SONET, 그리고 이더넷 같은 통신수단이 고려된다.

구조적으로 해결되어야 할 또 다른 분야는 PDC와 응용 소프트웨어 사이의 데이터 교환이다. 응용 소프트웨어가 앞으로 multi-vendor가 되는 것만큼이나, 구조적 지침서는 표준 포괄 인터페이스가 산업에 가장 적합한 서비스를 할 것임을 제안한다. 최근에 발표된 IntelliGrid Architecture는 이 문제를 다루고 있고, 포괄적인 인터페이스정의(Generic Interface Definition) 고속데이터접근(High Speed Access) 인터페이스를 응용 소프트웨어로 추천하고 있다. 실제적인 구현은 OLE for Process Control(OPC)로 구현된다. 이러한 PDC구조 실현을 그림 6에서 보여주고 있다.

Figure.6 페이저 데이터 집중장치의 구조

응용

유틸리티 산업은 synchrophasor 평면상의 응용 프로그램을 개발하는데 2가지 측면으로 접근한다. 첫 번째 측면은 (현재 대부분의 세계에서 운전하고 있는) 데이터를 시각화하는 단계와 문제점 식별 부분이다. 시각화 도구는 동적인 조류와 동적인 위상 분리, 그리고 실시간 주파수와 주파수 변화율 표시를 위해 개발되어 왔다.

그림7은 실시간 구역별 전압 페이저의 예를 보여주고 있다. 바닥의 윤곽선은 순시 전압의 크기를 가리키고, 채색된 부분은 사용자가 선택한 관점에 대한 위상을 나타낸다. 얼핏 보아도, 움푹 패인 곳은 Var sync를 의미하고, 다양한 색깔(파랑에서 빨강)은 순시 조류를 의미하고 있다. 중앙제어실에서는, power swing으로 인한 실시간 파동을 연속적인 그림으로 보여줄 수 있다.

개발된 다른 시각화 도구에는 모든 위상각에 대한 동기검정기 화면과 주파수변화율을 보여주는 도면, 주파수 진동과 감소율을 보여주는 도면 그리고 일반적인 조류를 보여주는 도면이 있다.

두 번째 측면은 폐루프 제어시스템에 기초한 페이저의 개발을 포함한다.(그림 8) 그와 같은 시스템에서는, 하나 또는 다수의 페이저 데이터 집중장치(PDC)로부터 축적된 측정 자료는 “결정 알고리즘”으로 전달되어, 실시간으로 제어계획을 계산하고 전력계통의 제어 장치로 적합한 제어신호를 전달한다. 제어의 속도는 시스템 장애의 심각성에 따라 다르게 되어야 한다. 만약 불안정한 power swing 이 감지됐다면, 제어장치는 제어 동작을 계산하고 전달하는데 1/4초 또는 1/2초가 걸릴 것이다. 반면에 제어기능이 전 전력계통의 자동 전압제어 알고리즘을 통해 수행된다면, 수초 범위 안에 제어신호를 보내는 것도 가능하다. 다른 사용가능한 제어 알고리즘에는 지역간 주파수 진동 감소, 전력 시스템안정화 강화, 자동 전압 조정, 동기탈조 tripping and blocking, 전압 붕괴 탐색과 완화가 있다.

결론

동기화된 페이저의 측정과 통신에 대한 기술과 표준안은 점점 더 유용하게 될 것이고 미래의 전력계통 안정 운영을 위해 이 기술에 대한 필요성이 요구되고 잠재적인 응용분야 또한 확대되어 갈 것이다